株式会社日立製作所（以下、日立）は2026年8月31日、シリコン量子コンピュータの実用化・大規模化に向けた新たな基盤技術の有効性を実証したと発表しました。
今回発表された技術は、量子ビット増大に伴う配線数の課題を解決する「共有ゲート型アーキテクチャ」と、計算エラーを防ぐ「電子速度制御技術」の2つです。学術実証の段階から産業応用への移行を加速させ、2027年度のクラウド公開、2028年度の100量子ビット級、そして2030年度の1,000量子ビット級システムの開発に向けた重要な大きな一歩となります。
大規模化の壁を破る「共有ゲート型アーキテクチャ」とは？
将来的な誤り耐性型汎用量子コンピュータ（FTQC）の実現には、100万規模の量子ビット集積が必要とされています。既存の半導体製造技術を活用できる「シリコン量子コンピュータ」は量産化に適しているとされる一方、量子ビット数が増えるにつれて制御用の配線が急増し、冷却や実装が困難になるという課題を抱えていました。
そこで日立は、従来の半導体メモリで広く用いられている「クロスバー構造」を応用し、複数の量子ビットを共通の配線と制御ゲートで動かす「共有ゲート型アーキテクチャ」を考案しました。
- 特徴：個別の配線を大幅に削減し、高集積化・効率的な制御が可能に。
- 実証内容：imecとの協力のもと、300mmウェハプロセスで「4×4（16量子ビット）」の配列構造を試作。すべての量子ドットの形成と一部の量子ビット操作を確認。
この成果により、将来の量子誤り訂正に必要な多数の量子ビットを、現実的な配線数で制御する道筋が拓かれました。
エラーを抑える「電子速度制御技術」で計算精度を維持
シリコン量子コンピュータでは、配線やノイズの影響を抑えるために量子ビット間を離して配置し、必要に応じて量子情報を持つ電子を物理的に移動させる「電子輸送（シャトリング）」技術が用いられます。
しかし、従来の電子輸送のように急激な加速・減速を行うと、電子の量子状態が乱れて計算エラーの原因となる問題がありました。日立はこの着眼点に基づき、電子の移動速度を滑らかに変化させる「電子速度制御技術」を提案・検証しました。
- 制御手法：電圧信号を位相変調し、電子の加減速をスムーズに制御。
- 検証結果：量子物理シミュレーションにより、電子輸送時における量子状態の乱れ（エラー）を効果的に抑えられることを確認。
日立がこれまで培ってきたマイクロ波位相変調などの高精度化技術と組み合わせることで、より高信頼な量子計算の基盤が確立されつつあります。
今後のロードマップと社会実装への展望
日立は今後もチップ設計・実装・クラウド運用の研究開発を推進し、国内外のパートナーとの連携を強化していきます。
日立の量子コンピュータ開発ロードマップ
- 2027年度：シリコン量子コンピュータのクラウド公開
- 2028年度：100量子ビット級システム
- 2030年度：1,000量子ビット級システム
実用化されたシリコン量子コンピュータは、エネルギー需要の最適化、新材料・創薬開発、モビリティや物流の効率化、金融リスク分析など、既存のコンピュータでは解決困難だった複雑な社会課題へのアプローチを支えます。これらの成果は、日立の社会イノベーション事業「Lumada」の高度化や持続可能な社会の実現にも大きく貢献することが期待されます。
※本成果の一部は、2026年8月31日より韓国・仁川で開催されている国際会議「SiQEW/ICOSS 2026」にて発表されました。また、内閣府ムーンショット型研究開発事業（目標6）の助成を受けて実施された研究です。
